طراحی وشبیه سازی پردازنده فازی آستانه گیر تصویر دیجیتال با زبان سخت افزاری vhdl به منظور پیاده سازی بر روی fpga
پایان نامه
- وزارت علوم، تحقیقات و فناوری - دانشگاه شهید چمران اهواز - دانشکده مهندسی
- نویسنده حسین پویاراد
- استاد راهنما یوسف صیفی کاویان
- سال انتشار 1390
چکیده
هدف این تحقیق طراحی و سنتز پردازنده فازی آستانه گیر تصویر دیجیتال با زبان سخت-افزاری vhdl و به منظور پیاده سازی بر روی تراشه fpgaاست. در ابتدای این پژوهش چند الگوریتم آستانه گیری تصویر مورد بررسی قرار گرفت که از بین آنها الگوریتم آستانه گیری مبتنی بر مجموعه های فازی برای پردازنده مورد نظر انتخاب شد. این الگوریتم برای تصاویر با کنتراست پایین به خوبی عمل نمی کرد که برای این منظور یک راهکار ارائه شد. به این صورت که قبل از عمل آستانه گیری، کنتراست تصویر تا بالاترین حد ممکن افزایش یابد. برای افزایش کنتراست تصویر از الگوریتم بهبود کنتراست فازی استفاده شده است. در مرحله بعد الگوریتم آستانه گیری مبتنی بر مجموعه های فازی بهبود یافته با استفاده از نرم افزار matlab شبیه سازی شد. نتایج حاصل از این شبیه سازی نشان دهنده عملکرد مطلوب این الگوریتم در مقایسه با الگوریتم های مبتنی بر مجموعه های فازی، اوتسو و fuzzy c-meanاست. در مرحله آخر الگوریتم آستانه گیری مبتنی بر مجموعه های فازی بهبود یافته با استفاده از زبان سخت افزاری vhdl طراحی و بر روی تراشه های مختلف fpga سنتز شد. این سنتز به وسیله نرم افزار xilinx ise design suite 12.2 از شرکت xilinxصورت گرفته است. همچنین کد vhdl به وسیله شبیه ساز isim شبیه سازی شد که نتیجه آن در مقایسه با نتیجه حاصل از شبیه سازی با نرم افزار matlabیکسان است. نتایج حاصل از این پژوهش نشان می دهد که پردازنده طراحی شده برای کاربردهای پردازش تصویر عملکرد بسیار مناسبی دارد.
منابع مشابه
پیاده سازی سخت افزاری سیستم های رمزنگاری بر اساس زوج سازی تیت با استفاده از fpga روی f ۲^۲۸۳
زوج سازی در رمزنگاری، یک نگاشت دوخطی از اعضای دو گروه جمعی از خم بیضوی به یک عضو گروه ضربی از میدان متناهی است و به منظور ساختن طرح های رمزنگاری یا حمله به آنها مورد استفاده قرار میگیرد. زوج سازی تیت پرکاربردترین نوع زوج سازی است که با استفاده از الگوریتم میلر محاسبه میشود و نسخه بهبودیافته این الگوریتم برای خمهای ابرمنفرد زوج سازی ηt نامیده میشود. به دلیل حجیم و زمان بر بودن...
متن کاملپیاده سازی و بهینه سازی سخت افزاری بلوک ره‌گیر در گیرنده های GPS باند پایه مبتنی بر FPGA و آزمون تحمل خرابی آن
در گیرنده‌های GPS، با توجه به ساختار سیگنال ارسالی و تاثیر گذاری عوامل فیزیکی بر روی آن که باعث کاهش شدید توان سیگنال دریافتی می‌گردد، از بلوک‌های مختلفی برای استخراج و بازیابی داده‌های ماهواره، استفاده میشود. دو بلوک ابتدایی به ترتیب بلوک ردگیری و بلوک ره‌گیری نام دارند. بلوک ردگیری به منظور تخمین زدن ساده فرکانس داپلر و فاز کد عمل می‌کند و بلوک ره‌گیری عمل دنبال کردن سیگنال ماهواره برای استخ...
متن کاملپیاده سازی سخت افزاری یک پردازنده رمزنگاری خم بیضوی کارآمد در میدان gf(۲۱۶۳)
در این مقاله، پردازنده ضرب عددی خم بیضوی کارآمد در میدان باینری gf(2163) طراحی و با استفاده از کدهای قابل سنتز vhdl پیاده سازی شده است. طراحی معماری های جدید و کارآمد برای واحدهای محاسبات میدان و به ویژه واحد محاسباتی ضرب میدان منجر به کاهش طول مسیر بحرانی پردازنده شد. همچنین استفاده از اجرای موازی عملیات ضرب میدان در الگوریتم ضرب عددی lopez-dahab و جدا نمودن مسیر جمع دو نقطه از کلید باعث بهبود...
متن کاملپیاده سازی روش گرادیان مزدوج با کارایی بالا به کمک زبان آزاد محاسباتی روی پردازنده های گرافیکی
متن کامل
طراحی و پیاده سازی شتاب دهنده سخت افزاری روی یک fpga جهت سیستم توموگرافی مقاومت الکتریکی
چکیده ندارد.
15 صفحه اولپیاده سازی مودم DPIM بر روی FPGA و مقایسه ی عملکرد آن با مودم PPM
در دهه ی اخیر مخابرات نوری فضای آزاد جذابیت زیادی پیدا کرده است و کاربردهای بالقوه ای برای این تکنولوژی پیشنهاد شده است. از بین مدولاسیون های دیجیتال نظیر MDPIM , DPIM , PPM , OOK که در مخابرات نوری فضای آزاد به کار می روند، DPIM مزیت هایی در زمینه ی ظرفیت انتقال، پهنای باند مورد نیاز، توان مصرفی مورد نیاز و طراحی آن دارد. مدولاسیون DPIM با حذف اسلات های خالی ("صفر") که در هر سمبلPPM بلا استفاد...
متن کاملمنابع من
با ذخیره ی این منبع در منابع من، دسترسی به آن را برای استفاده های بعدی آسان تر کنید
ذخیره در منابع من قبلا به منابع من ذحیره شده{@ msg_add @}
نوع سند: پایان نامه
وزارت علوم، تحقیقات و فناوری - دانشگاه شهید چمران اهواز - دانشکده مهندسی
میزبانی شده توسط پلتفرم ابری doprax.com
copyright © 2015-2023